基于SoPC的低應變反射波檢測系統

摘 要：提出了一種基于核心處理單元為Altera NiosⅡ的SoPC的智能低應變反射波檢測系統。介紹了低應變反射波檢測法，探討了系統具體的軟硬件設計。系統的主要目的是使復雜電子系統可在單塊FPGA上實現，該系統在基樁完整性檢測中具有廣闊的應用前景，并能通過適當改進，應用于其他工程檢測中。

　　信息化、自動化、智能化、高集成度已經成為當今工程技術領域的發展趨勢，并廣泛應用于各個領域。可編程片上系統（SoPC）技術將中央處理器、內存、I/O接口以及大型可編程數字邏輯單元融合到單塊FPGA芯片上，使得整個系統小型化、集成度高、靈活性強、功耗低且成本低廉。

　　基樁的低應變完整性測試因其簡單易用及較低的成本，被廣泛用于分析和*價基樁的工程建造質量。大多數傳統的低應變樁身檢測儀器都采用獨立的單元：包括信號調制單元、模數轉換器、存儲器、微控制器及其外圍電路和PC104工控機。因此，其很難在功耗、成本及抗噪性上令人滿意。本文提出了一種基于以Altera NiosⅡ軟核處理器為核心單元的SoPC的智能低應變反射波檢測系統。該系統的硬件結構包括信號采集單元、存儲器模塊、電源模塊、LCD觸摸屏、USB/UART接口及SoPC模塊Altera CycloneⅡ EP2C8。

　　1 低應變反射波法簡介

　　大多數的基樁缺陷檢測都是基于音波回音法，低應變反射波法也不例外。在該方法中，通過直徑4~5 cm的小錘敲擊基樁頂部得到震源。再利用基樁上的加速度計來捕獲記錄加速度的變化情況，進而計算得到速度時間曲線。其示意圖如圖1所示。

　　圖1中橫坐標為速度，縱坐標為時間。該測試記錄能反映出震源波在樁內的運動情況。根據一維波理論，聲波信號的幅度是一個與基樁阻抗相關的函數。因此，基樁的長度及缺陷的位置便可由式(1)計算得到。

　　2 系統組成與設計原理

　　根據上述介紹，不難得知系統設計的關鍵便是獲取低應變反射波的波速及模數轉換器的采樣頻率。整個系統由加速度傳感器、信號采集單元、SoPC模塊、電源模塊及其他外設電路組成，如圖2。

　　將加速度傳感器按照規范要求，安裝在樁頭磨好的位置，用黃油等介質進行耦合。用手持小錘進行敲擊后，進入檢測進程。首先由信號采集單元收集加速度傳感器的輸出信號，信號經過與加速度傳感器輸出端并聯的電阻處理，由電流信號變為電壓信號，并通過濾波器處理濾掉高頻噪音后，經模數轉換器捕獲超過閾值電壓的信號，并將轉換后的信號存儲到外部閃存中。最后由控制核心模塊讀取閃存中的數值并進行數據處理，將采集到的反射波形顯示到系統的觸摸顯示屏上。并可通過USB/UART接口，將這些數據傳輸給PC機。

　　3 系統的硬件設計

　　3.1 SoPC模塊設計

　　基于Cyclone Ⅱ FPGA EP2C8的SoPC模塊是整個系統的核心。如圖3所示，NiosⅡ軟核處理器通過定義了主從設備之間接口與通信時序的Avalon交換式總線連接多個IP核。SoPC Builder也支持在設計中整合自定義的IP核。

　　根據系統結構需求，IP核的設計如下：

　　NiosⅡ/經濟型軟核處理器：SoPC Builder中包含三種可選的軟核處理器。NiosⅡ/經濟型軟核處理器具備最小的體積，完全能滿足本設計的應用需求。

　　片上存儲器：EP2C8 FPGA提供165 888 bit的RAM內存，共計36個M4k的存儲塊。

　　定時器模塊提供了系統所需的時鐘中斷。

　　并行輸入輸出模塊（PIO）通過2 bit的二進制信號來控制濾波器的截止頻率，并負責檢測觸發信號。

　　串行外設接口（SPI）作為從屬設備來與模數轉換器通信。

　　通用異步收發器（UART）提供了人機交互接口。反射波數據經過采集和調制后，可以通過USB-UART轉換芯片CP2102將其由SoPC模塊上傳至電腦做進一步的處理。這里，USB接口可被視作一個虛擬的通用異步收發器來訪問。

　　LCD模塊用來控制分辨率為320×240的液晶觸摸屏，其參數可自行定制。

　　EPCS、CFI和SDRAM控制器的作用是控制外圍擴展存儲器。EPCS控制器在系統啟動時從EPCS4（串行配置芯片）下載硬件配置文件到FPGA。CFI（通用閃存接口）控制器具備32 Mb的Avalon接口（S29AL032），SDRAM控制器同樣也具備64 Mb的Avalon接口，為訪問存儲器提供了便利。系統運行中,閃存存儲配置文件，而SDRAM存儲各類數據。

　　所有的模塊將由用戶或SoPC Builder指派不同的地址。NiosⅡ處理器通過Avalon總線訪問這些模塊或外部設備。

　　3.2 信號采集模塊

　　選擇用于低應變反射波檢測系統的加速度傳感器，必須使其與小錘在敲擊后產生的反射波的頻率匹配。一般來說,用于基樁無損檢測的有效信號頻率為0~2 kHz，加速度傳感器LC0104T正好滿足這個條件，其敏感度為100 mV/g，量程為50 g，且頻率范圍達到9 kHz，安裝諧振點為27 kHz。基于SoPC的信號采集模塊信道噪聲低，精度高，如圖4。

　　加速度傳感器的輸出端與20 kΩ的電阻并聯，將電流信號轉換成毫伏級的電壓信號。在信號傳輸過程中，用二階有源巴特沃斯低通濾波器來優化信號，并過濾掉高頻噪聲。NiosⅡ通過PIO可以控制4個可編程中斷的頻率，分別是500 Hz、1 kHz、2 kHz和4 kHz。

　　AD7764是一種高性能、高速率、24位的Σ-Δ型A/D轉換器，融合了寬輸入帶寬、高速率的特性，312 kHz輸出數據速率時動態范圍為109 dB，并且與FPGA有著靈活的SPI接口(SCO、nFSO、SDO、SDI)。FPGA中50 MHz的外部時鐘信號可通過鎖相環分頻輸出20 MHz時鐘信號,以此驅動AD7764的MCLK,并使A/D轉換器的nRESET端口在每個MCLK時鐘周期中被置低,這樣，NiosⅡ就可以通過SPI從模塊讀取包括24位轉換數據的32位信號。

　　為了記錄整個波形,低應變反射波的采樣流程如下：通過LCD觸摸屏發出采集信號指令，當觸發器偵測到通過濾波器的輸入信號的電壓達到閾值電壓時，便傳送給NiosⅡ處理器一個低電平到高電平的跳變信號,NiosⅡ處理器馬上記錄此閾值電壓信號的存儲地址。A/D轉換器開始捕獲1 024個采樣的輸入信號，NiosⅡ將24位轉換數據寫入外部閃存S29AL032中。最終，通過對加速度傳感器的數據處理，整個波形就可以用多個這樣的存儲地址中的數據，通過式(3)復原。

　　4 系統的軟件設計

　　4.1 基于NiosⅡ IDE的軟件開發

　　此開發環境可在進行軟件設計時，自動根據NiosⅡ處理器系統的需求生成開發向導，包括：硬件抽象層、可調節的實時操作系統和設備驅動[5]，避免了手動設置帶來的不便，從而節省了時間，縮短了開發周期。基于SoPC平臺NiosⅡ處理器的軟件開發環境有了很大的發展，整個軟件系統由分別實現不同軟件功能的模塊組成，模塊包括：主程序模塊、中斷子程序、A/D轉換子程序、數據處理子程序、LCD顯示屏控制程序和觸摸子程序。圖5是整體軟件設計的流程。

　　開始初始化后，對樁長等參數進行設置，然后通過觸摸屏中斷的方式選擇相應的中斷子程序。收到觸發信號并開始檢測后，信號采集模塊將加速度傳感器輸出的信號與閾值電壓進行比較，把有用的信號經A/D轉換存儲到寄存器中。在采集信號存儲完后，通過觸摸屏選擇數據處理中斷子程序功能，開始對寄存器中的數據按第1部分中提到的算法進行處理，并將波形結果顯示在觸摸顯示屏上。并可由觸摸屏選擇USB接口中斷子程序，將所有數據上傳給PC機，做進一步的分析和計算。

　　4.2 μClinux操作系統的移植

　　將μClinux移植到SoPC模塊中，可以使系統表現出完好的實時性和穩定性。μClinux操作系統可以和沒有內存管理單元(mmu)的NiosⅡ處理器兼容，并且可以下載到嵌入式硬件平臺中。

　　首先,在Linux Developer Bash開發環境中配置和構建內核。建立映像文件和linux.flash,生成的linux.flash文件即為μClinux的內核映像。將linux.flash文件下載到SoPC模塊中，完成內核映像的加載。

　　除了裝載內核，還要裝載根文件系統。μClinux使用romfs文件系統，比一般的ext2文件系統需求空間更小。在宿主機Linux的target目錄為μClinux下的根目錄，用當前的腳本和工具將其轉換成映像文件romdisk.flash。然后根據 userland/.config文件中相應變量的指示將應用程序二進制拷貝到target目錄中,將應用程序加載到文件系統中并更新romdisk.flash文件，最后下載romdisk.flash文件到SoPC模塊中。這樣，就可以將μClinux操作系統及應用程序成功地移植到SoPC模塊。

　　本系統充分利用SoPC的高集成性和靈活性，將復雜的電子系統簡單化、小型化，不僅節約了開發成本也更適應綠色電子產品低功耗、耗材少的要求。

　　經實際測試，用本系統檢測一根樁長為5 m的基樁，數據采集和處理正常，能通過預設的軟件將結果顯示在觸摸屏上(如圖6所示)。并能成功地與PC機進行傳輸，將采集的波形送至PC機進行進一步的分析。測試表明系統具有方便易用、可裁剪性強、擴展方便等特點，具有廣泛的市場前景。